飞利浦笔试试题集(附答案,面试,评论,薪资)

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飞利浦员工笔试

发布时间：2011/8/15

试题及答案:

1．用逻辑门和 cmos 电路实现 ab cd。
2．用一个二选一 mux 和一个 inv 实现异或。
3．给了 reg 的 setup 和 hold 时间，求中间组合逻辑的 delay 范围。
4．如何解决亚稳态。
5．用 Verilog/VHDL 写一个 fifo 控制器。
6．用 Verilog/VDDL 检测 stream 中的特定字

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不知道是否所有职位都做相同的 on-line test，这里和大家分享一下我的网上测试吧，希望对准备做测试的同学们有所帮助。最近逐渐体会到了找工作的艰辛，大家都不容易，一起加油努力吧！！！
（1）首先，最好能在网络条件、计算机条件较好较稳定，且环境比较安静（不要分散注意力）的地方准备进行测试。因为测试是限时的，而且时间比较紧，一旦进入测试环节，倒计时就开始了，要全力以赴答题才可能完成。（注：网速不影响时间，SHL 将测试传到本地机，做完后上传，所以计算机不死机，网络不断网就行了）
（2）登录 SHL 后，先简要填写个人信息，比如国籍等（英文，也有法语、德语或其他语种可选，无中文可选）；
[全文……]

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飞利浦员工笔试

发布时间：2011/8/15

试题及答案:

刚做完 SHL，两个都选中文，都提前答完。
Verbal 肯定是英语水平好的话选英文好，因为中文容易误解题意，不过英文的 verbal 我还是有点怕，只有选中文用英文的感觉来读。选英文的话难度跟 KPMG 的 verbal 相同，也就是 SHL 试做的水平。
Numerical 是跟瑞银相同的题目，因为之前申 UBS 载过论坛的一套题做过了，加上申的过程，等于做了两遍。这种 numerical 的题目难度是比 SHL 试做的水平，也就是 KPMG 笔试的难度低一个档次的，相信大家去载 UBS 的题源看两遍，都能做好。加上做飞利浦的题目可以选中文，我提前了差不多 7 分钟交卷（没办法，又不能[全文……]

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飞利浦员工笔试

发布时间：2011/5/14

试题及答案:

1，用逻辑们和cmos电路实现ab cd
2. 用一个二选一mux和一个inv实现异或
3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。 Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。时hold [全文……]

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